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Chapter 13: DDR2 SDRAM
R
All DDR2 SDRAM interface pins connect to the FPGA’s I/O Bank 3 on the FPGA. I/O
Bank 3 and the DDR2 SDRAM are both powered by 1.8V, supplied by a second National
Semiconductor LP3906 regulator from the board’s 5V supply input. The 0.9V reference
voltage, common to the FPGA and DDR2 SDRAM, is also supplied by the National
Semiconductor regulator. See “Voltage Regulators” in the Starter Kit Schematic .
All DDR2 SDRAM interface signals are terminated. See the Starter Kit Schematic for
information on the SSTL18 termination scheme used on the board.
DDR2 SDRAM Connections
Table 13-1 shows the connections between the FPGA and the DDR2 SDRAM. Also see the
Starter Kit Schematic .
Table 13-1:
FPGA-to-DDR2 SDRAM Connections
DDR2 SDRAM
FPGA Pin
Category
Signal Name
SD_A15
SD_A14
SD_A13
SD_A12
SD_A11
SD_A10
SD_A9
SD_A8
SD_A7
SD_A6
SD_A5
SD_A4
SD_A3
SD_A2
SD_A1
SD_A0
Number
W3
V4
V3
Y2
V1
T3
W2
W1
Y1
U1
U4
U2
U3
R1
T4
R2
Function
Unused on 512 Mbit DDR2 SDRAM device
but provided for potential future upgrades
Address inputs
112
www.xilinx.com
Spartan-3A FPGA Starter Kit Board User Guide
UG330 (v1.3) June 21, 2007
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